台积电将启动首条CoPoS试验产线推动玻璃基板替代硅基板。预计该试验产线良率爬坡期需12至18个月，单芯片晶体管承载容量较现行CoWoS提升逾200%。AI算力芯片跨越规模化量产门槛的催化节点将落在试验产线验证完成后的2至3年。
台积电为何将先进封装路线从CoWoS升级为CoPoS？
台积电推进CoPoS（基板上的芯片封装）工艺旨在打破传统有机基板与硅中介层的物理极限，解决AI芯片算力翻倍带来的高密度散热与翘曲难题。玻璃基板具备极低介电损耗与超高平坦度，宛如为超高算力芯片铺设了无电阻的高速光纤网络。突破现有硅基材面积限制是提升AI芯片整体算力的核心前提。
| 对比维度 | 现行CoWoS工艺 | 升级版CoPoS工艺 |
|---|---|---|
| 核心基材 | 硅中介层 | 玻璃基板 |
| 面积限制 | 易受硅晶圆尺寸制约 | 支持超大面积封装 |
| 电热性能 | 存在电阻与热功耗瓶颈 | 极低介电损耗、高平整度 |
| 承载晶体管容量增幅 | 基准 | 提升逾200% |
玻璃基板试验产线启动如何影响AI芯片规模化量产时间表？
试验产线的启动标志着玻璃基板技术正式从实验室迈向量产工程验证阶段，该产线初期的核心任务是解决玻璃材质在热压键合过程中的易碎裂问题。试验产线的设备调试与良率爬坡进度，直接决定了AI与HPC芯片规模化量产的时间表。业内预估从试验产线打通到具备量产条件约需1.5至2年时间，一旦良率突破合理分水岭，单位算力成本将大幅下降。
常见问题
首条CoPoS试验产线的主要验证目标是什么？
首条试验产线的核心目标是验证玻璃基材在晶圆级热压键合工艺中的结构稳定性。只有将加工良率稳定提升至90%以上，才能为AI算力芯片的大规模商业应用提供经济效益保障。
跨越规模化量产门槛的最大技术阻碍是什么？
跨越量产门槛的最大阻碍是玻璃材质的易脆性与精细布线对位。在极紫外光刻（EUV）的高温热处理后，基板极易产生微裂纹，这要求台积电开发专用的化学抛光与应力控制方案以消除良率隐患。
CoPoS工艺量产将如何改变AI算力芯片市场格局？
台积电CoPoS工艺的量产将打破单颗AI芯片晶体管数量的增长瓶颈。高端算力芯片的封装面积可较当前水准扩大逾200%，极大降低超大规模数据中心组建集群的功耗与互联延迟。