台积电将升级CoWoS至CoPoS工艺并启动试验产线，解决AI芯片算力瓶颈。单颗芯片封装面积提升逾40%，中间层良率损耗骤降逾30%，直接推荐关注先进基板与高精度键合设备赛道。
为什么台积电在CoWoS产能扩张期启动CoPoS试验产线？
台积电启动CoPoS（Chip on PoS）试验产线的核心目的，是彻底突破现有CoWoS（Chip on Wafer on Substrate）工艺在超高算力芯片上的物理极限。现有CoWoS工艺依赖硅中介层进行多芯片互联，当面积持续放大逼近光罩极限时，会产生极大的良率损耗与高昂制造成本。CoPoS工艺通过引入新型有机基板替代硅中介层，不仅能在不大幅增加成本的前提下将封装尺寸上限拓宽，更能有效缓解因面积过大导致的热应力翘曲问题。首条CoPoS试验产线的建立，标志着先进封装路线正式从“纯硅中介层”向“有机复合基板”跃迁。
| 核心技术指标 | 现有CoWoS工艺 | 升级版CoPoS工艺 |
|---|---|---|
| 中介层基板材料 | 硅晶圆 | 高阶有机/玻璃复合材料 |
| 封装面积物理上限 | 约等于光罩尺寸极限 | 突破光罩极限逾40% |
| 制造良率衰减趋势 | 面积放大时良率骤降 | 面积放大时良率损耗降逾30% |
| 制造成本效益 | 极高 | 大幅下降 |
CoPoS技术对基板材料的彻底改变将如何重构供应链？
CoPoS技术导入新型基板材料，将直接重构现有的半导体材料与先进封装设备供应链。在材料端，传统硅中介层依赖的成熟硅片需求增速将放缓，而高阶ABF载板、特种玻璃基板及高精度介电质材料的订单需求将激增。在设备端，由于有机基板无法沿用硅基的TSV（硅穿孔）工艺，供应链将大规模采购超细线路光刻机与高精度铜柱键合设备。这种底层技术的切换，让原本专注传统PCB载板的供应商掌握了切入高端AI芯片供应链的历史机遇。
常见问题
台积电首条CoPoS试验产线启动意味着什么时间表？
意味着CoPoS工艺已跨越实验室研发阶段。从试验产线通线到规模化量产通常需要1至2年时间，预计CoPoS技术将紧随下一代AI加速芯片的研发周期，在后续大规模量产时满足爆发性算力需求。
CoPoS与现有CoWoS在成本结构上有什么具体差异？
CoPoS最大优势在于用高阶有机基板替代昂贵的硅中介层。这能直接降低约20%至30%的中介层制造成本，使得超大尺寸AI/HPC算力芯片具备了更高的商业量产可行性，打破了硅基材料的成本诅咒。
封装基板切换为有机材料会导致芯片性能下降吗？
不会下降反而会优化。虽然有机材料的电气传输性能略逊于纯硅，但CoPoS通过引入更先进的重布线层技术弥补了差距。其厚度更薄，能使核心算力芯片的热阻降低逾15%，显著提升高负载运算下的散热效率。