ADC量化误差的演进，本质上是分辨率（量化等级）与采样速率（时间维度）两大核心指标不断博弈与突破的过程。从早期只能区分少数几个电压等级的低分辨率器件，到如今能够实现极高精度转换的架构，其关键拐点并非单一技术的线性升级，而是转换架构的根本性变革与工艺进步的叠加。在模拟芯片领域，作为“现实世界和数字世界桥梁”的信号链芯片中，模数转换器（ADC）的量化精度提升，主要经历了从简单结构到复杂噪声整形技术的跨越。
从“粗刻度”到“细刻度”：架构创新的起点
ADC的量化过程，好比用一把尺子去测量连续变化的电压。分辨率就是尺子的最小刻度，分辨率越低（位数越少），刻度越粗，量化误差就越大。例如，在0-5V的电压范围内，一个2位的ADC只能表示四个等级，其分辨率仅为1.25V，这意味着在1.25-2.5V范围内的所有电压信号，都会被量化为同一个等级，由此必然产生量化误差。
早期ADC受限于技术，分辨率普遍较低。逐次逼近型（SAR）架构的发明，是第一个关键拐点。它通过“二分法”逐次比较，用较少的比较次数换取更高的精度，使得在相同工艺条件下，ADC能够实现比早期闪光型（Flash）架构更高的分辨率，从而显著降低了量化误差，为后续高精度转换奠定了架构基础。
突破极限：Σ-Δ架构与噪声整形
当传统架构在追求更高分辨率时遭遇瓶颈（如电阻匹配精度、比较器失调电压等限制），Σ-Δ（Sigma-Delta）过采样架构的出现，成为第二个关键拐点。这种架构的核心思想并非直接提高“刻度”的精细度，而是采用过采样与噪声整形技术。
通过远高于奈奎斯特频率的采样速率，Σ-Δ架构将量化噪声的能量分散到更宽的频带内，再利用数字滤波器滤除带外噪声。更重要的是，它通过环路滤波器将大部分量化噪声“整形”到高频段，从而在低频有效带宽内获得极高的信噪比。这一机制突破了传统架构下分辨率与精度的物理限制，使得ADC的分辨率得以大幅跃升，是实现高精度测量的主流技术路径。
集成化：从分立器件到片上系统
除了架构创新，CMOS工艺的持续进步是推动ADC发展的第三个关键拐点。随着制程的微缩，数字电路的成本和功耗大幅降低，这使得将复杂的数字校准、滤波算法与模拟前端集成在同一颗芯片上成为可能。
这种集成化趋势，一方面降低了系统级的设计复杂度，另一方面也使得Σ-Δ等依赖大量数字电路的先进架构得以普及。ADC因此从单一功能的分立器件，演变为信号链片上系统（SoC）的核心组成部分，在保持高精度的同时，实现了更优的功耗与面积效率，进一步推动了量化误差极限的突破。
常见问题
ADC的分辨率位数越高，量化误差就一定越小吗？
在理想情况下，分辨率位数越高，量化等级越细，量化误差的理论下限确实越低。 但实际中，高分辨率ADC的性能还会受到热噪声、时钟抖动、参考电压波动等非理想因素的限制。因此，位数是决定量化误差的基础，但并非唯一决定因素。
Σ-Δ架构是如何实现高分辨率的？
Σ-Δ架构的核心在于“过采样”和“噪声整形”。 它用极高的采样速率对信号进行采样，并通过环路将大部分量化噪声推到高频段，再通过数字滤波去除。这样，在目标信号带宽内，噪声被大幅抑制，从而等效实现了远高于其量化器位数的分辨率。
逐次逼近型（SAR）ADC和Σ-Δ ADC的主要区别是什么？
SAR ADC在速度、功耗和分辨率之间取得了较好的平衡，适合中等采样速率和高精度的应用。 而Σ-Δ ADC则通过复杂的数字处理换取极高的分辨率，但采样速率相对较低，更适合音频、精密测量等对精度要求极高、信号频率较低的场景。两者在信号链芯片中分别覆盖不同的应用需求。