ALD硬掩膜版控宽精度不足会怎样？半导体设备面临哪些良率风险？

ALD硬掩膜版控宽精度不足会怎样？半导体设备面临哪些良率风险？

ALD硬掩膜版厚度控制精度不足，最直接的后果是Fin宽度偏离设计值，导致晶体管电学性能漂移乃至器件失效，最终表现为晶圆良率显著下滑。 在先进制程的FinFET结构中，Fin的宽度并非由光刻机直接定义，而是由ALD（原子层沉积）所沉积的硬掩膜版厚度决定，因此ALD设备的控宽精度直接构成了半导体制造的核心良率风险。

ALD为何决定Fin宽度

在28nm以下的先进制程中，FinFET结构的Fin宽度远小于光刻机所能制造的最小尺寸，需要借助自对准双重成像技术（SADP）完成。例如在22nm制程中，Fin的设计宽度为14.67nm，这已超出光刻的物理极限。

SADP工艺的关键路径在于：先用ALD工艺沉积一层氧化硅作为硬掩膜版，这层氧化硅的厚度直接决定了最终Fin的宽度。随后通过干法刻蚀形成侧墙形状，去除辅助层后，这层ALD硬掩膜版便成为刻蚀超薄Fin的模板。可以说，ALD虽然在整个流程中只使用一次，却锁定了最终芯片的制程水平。

控宽精度不足的良率传导链

ALD硬掩膜版厚度偏差会沿工艺链逐级放大：

• 厚度偏差 → Fin宽度波动：ALD沉积厚度不均匀或不可控，直接导致同一晶圆上不同位置的Fin宽度不一致。
• Fin宽度波动 → 电学参数漂移：Fin宽度决定晶体管的阈值电压和驱动电流，宽度偏离设计值会造成器件开关特性异常。
• 参数漂移 → 良率损失：关键路径上的时序无法收敛，逻辑芯片功能失效，严重时整片晶圆报废。

设备精度是良率的物理基础

薄膜沉积设备市场由国际巨头主导，ALD细分赛道同样如此。国产设备厂商中，拓荆科技的PEALD设备已能够应用于14nm及以下的逻辑芯片SADP工艺，而北方华创的ALD产品技术节点覆盖到28nm。设备厂商对ALD薄膜厚度均匀性、逐层生长可控性的把控能力，直接决定了晶圆厂能否在先进制程上守住良率底线。

常见问题

ALD硬掩膜版厚度偏差对Fin宽度的影响有多大？

在SADP工艺中，Fin宽度与ALD沉积的硬掩膜版厚度呈直接对应关系。硬掩膜版厚度一旦出现偏差，Fin宽度就会同向波动，偏离14.67nm的设计目标，导致器件电学性能偏离规格。

为什么不能用光刻机直接定义Fin宽度？

因为Fin宽度远小于光刻机所能制造的最小尺寸。例如22nm制程中Fin宽度为14.67nm，必须借助SADP工艺，通过ALD沉积的硬掩膜版厚度来间接定义Fin的宽度。

国产ALD设备在控宽精度方面处于什么水平？

拓荆科技和北方华创是国内ALD设备的主力厂商。拓荆科技的PEALD设备已应用于14nm及以下逻辑芯片的SADP工艺，北方华创的ALD产品覆盖28nm节点。具体控宽精度指标需以各厂商公布的技术规格及第三方实测数据为准。