刻蚀次数从20次到160次，哪些下游芯片应用对半导体设备需求最旺？

从65nm节点的20次到5nm节点的160次，芯片制程越先进，刻蚀步骤越多，对半导体设备的需求强度也越高。在各类下游应用中，先进逻辑芯片（尤其是AI算力芯片）和3D NAND存储芯片对高端刻蚀设备的需求最为旺盛，而成熟制程的功率器件等应用则相对平稳。

制程升级直接推高刻蚀需求

刻蚀是晶圆制造中在光刻之后将电路图形转移到硅片表面的关键工艺。随着工艺节点不断缩小，刻蚀次数呈指数级增长：从65nm的20次、28nm的40次，一路攀升至7nm的140次和5nm的160次。这意味着每推进一代先进制程，晶圆厂都需要配置更多、更精密的刻蚀设备。

刻蚀设备主要分为电感性等离子体刻蚀（ICP）和电容性等离子体刻蚀（CCP）两大类，应用占比分别约为43%和42%。ICP主要用于硅刻蚀，对精度要求高；CCP用于介质材料刻蚀，需高离子能量。在先进制程中，两类设备的需求量都会显著增加。

AI芯片与高端处理器是需求最强劲的领域。这类芯片采用最先进的逻辑制程（如7nm、5nm及以下），刻蚀次数达到140次至160次，且需要同时使用ICP和CCP设备完成多层结构加工。先进制程芯片对刻蚀设备的数量和质量都提出了更高要求。

存储芯片同样需求旺盛，但驱动逻辑不同。以3D NAND为代表的存储芯片通过增加堆叠层数来提升容量，刻蚀设备的价值量占比从2D NAND时代的15%大幅提升至3D NAND时代的50%。高深宽比孔槽的刻蚀成为核心工艺挑战，对CCP设备提出极高要求。

功率器件等成熟制程应用的需求相对温和。这类芯片多采用28nm及以上制程，刻蚀次数在40次以内，对设备的精度要求也较低。

AI芯片普遍采用最先进的逻辑制程，例如7nm和5nm节点，对应的刻蚀次数分别达到140次和160次，是成熟制程的数倍。此外，先进制程还需要多重模板工艺，进一步增加了刻蚀步骤和设备用量。

3D NAND通过增加堆叠层数提升容量，制造过程中需要刻蚀极深的高深宽比结构。刻蚀设备在3D NAND产线设备投资中的占比高达50%，远高于2D NAND时代的15%，是存储芯片扩产中最受益的设备类型。

国产厂商在刻蚀领域已取得明显进展。中微公司的CCP设备制程覆盖65nm至5nm，并进入台积电7nm和5nm产线；北方华创的ICP设备制程达到28nm，14nm工艺正在验证中。在存储领域，中微公司已推出面向64层及以上3D NAND的刻蚀产品。