沟槽栅SiC MOSFET相比平面栅结构，导通损耗（RonA）近乎减半，性能提升显著，但代价是工艺更复杂、可靠性挑战更大，成本也更高。功率器件企业要在性能与成本之间找到盈利平衡点，核心路径在于工艺成熟度提升、晶圆尺寸升级带来的规模效应，以及产业链垂直整合——性能翻倍是事实，成本平衡则是工程与时间的函数。
沟槽栅的性能优势与工艺代价
从平面栅（Planner gate）到沟槽栅（Trench gate），是SiC MOSFET演进的主线。以罗姆（Rohm）公开的数据为例，其第二代平面栅SiC MOSFET在1200V耐压下的RonA为8.2mΩ·cm²，而第三代沟槽栅产品降至4.1mΩ·cm²；650V耐压等级则从6.5mΩ·cm²降至3.1mΩ·cm²。导通损耗近乎减半，是沟槽结构最直观的性能提升。
| 参数 | 平面栅（2G） | 沟槽栅（3G） |
|---|---|---|
| RonA @1200V | 8.2mΩ·cm² | 4.1mΩ·cm² |
| RonA @650V | 6.5mΩ·cm² | 3.1mΩ·cm² |
不过，性能提升的代价在于工艺复杂度显著上升。沟槽结构会使栅极氧化层变得脆弱，可靠性验证成为车规级应用的关键门槛。目前海外厂商中，罗姆和英飞凌已推出沟槽型产品，而克里（Cree）、意法（STM）、安森美（ON）仍以平面型为主，但行业普遍认为后者也会逐步转向沟槽结构。
成本结构的核心变量
SiC MOSFET的成本构成中，晶圆尺寸是决定单片产出与单位成本的关键变量。资料显示，以5mm×5mm的Die尺寸计算，8寸晶圆单片可产出1033颗芯片，而12寸晶圆可产出2461颗，产出数量相差超过一倍。然而，当前SiC主流产线仍停留在6寸，克里的8寸线尚在扩产阶段，这意味着碳化硅晶圆在短期内仍面临供货不足的窘境，降本进程也因此滞后。
另一个成本与竞争格局相关的因素是产品形态。国内厂商在碳化硅领域大部分只能完成二极管制造，竞争激烈已呈红海态势；而工艺要求更高的MOS管市场此前几乎由国外品牌主导，属于增量蓝海。谁能率先量产碳化硅MOS管，谁就能在成本曲线上占据更有利的位置。
平衡之道：工艺、规模与整合
沟槽栅SiC MOSFET的成本平衡，短期内依赖工艺良率提升与可靠性验证的推进，长期则看晶圆尺寸升级带来的规模效应。参照IGBT的发展历史，沟槽型是SiC MOSFET的终极目标，但从平面到沟槽的演进需要时间——尤其是车规级可靠性验证，无法一蹴而就。功率器件企业需要在性能领先与成本可控之间，找到自己的节奏。
常见问题
沟槽栅SiC MOSFET比平面栅贵多少？
官方资料未给出具体价差数据。可以确定的是，沟槽结构工艺更复杂、可靠性验证要求更高，制造成本必然高于平面栅。具体价差需以厂商报价及后续市场数据为准。
国内厂商在沟槽栅SiC MOSFET领域进展如何？
国内厂商目前在碳化硅领域大部分只能完成二极管制造，工艺要求更高的MOS管尚难量产。这意味着沟槽栅SiC MOSFET的国产化仍需时间，但同时也意味着率先突破的企业将获得明显的市场先发优势。
碳化硅降本的关键路径是什么？
核心路径是晶圆尺寸升级。碳化硅目前主流仍是6寸线，8寸线尚在扩产，而12寸线相比8寸线在相同Die尺寸下产出数量可提升超过一倍。晶圆越大，单片产出芯片越多，单位成本越低，这是碳化硅降本的核心方向。