意法半导体（ST）在碳化硅（SiC）功率器件上长期向Wolfspeed（原Cree）采购大部分衬底，这恰恰揭示了SiC产业链的核心壁垒：衬底长晶与良率爬坡的难度，远高于器件设计本身。 即便意法拥有先进的器件设计与模块封装能力，其SiC MOSFET的量产在相当程度上仍受制于上游衬底供应商的产能与品质，这正是功率器件厂商技术路线选择与产能壁垒的真实写照。
意法半导体是特斯拉官宣的碳化硅合作伙伴，其大部分衬底都来自Wolfspeed。这一供应链格局说明，在SiC产业中，衬底作为最基础也最难的环节，其技术门槛和产能爬坡周期构成了难以快速跨越的壁垒。与之对应，国内多数厂商目前只能完成碳化硅二极管的生产，而工艺要求更高的SiC MOSFET管则难以企及，原因就在于技术水平尚未到位——这从侧面印证了SiC器件从设计到量产之间存在的巨大工艺鸿沟。
SiC衬底：长晶与良率的硬壁垒
SiC衬底的主流制备方式为物理气相传输法（PVT），其核心难点在于高温、高压下的晶体生长控制。与成熟的硅基半导体不同，SiC晶体生长速度极慢，且对温度梯度、气压稳定性要求极为苛刻，任何微小的扰动都可能导致晶体缺陷或晶型混杂。这直接决定了衬底良率爬坡是一个漫长的过程，而非单纯资本投入即可快速解决。特斯拉曾因“后电机逆变器功率半导体元件异常”召回部分Model 3，有观点认为这很可能与衬底一致性问题导致的特定参数漂移、单管一致性差异有关——这从应用端印证了衬底品质对器件可靠性的决定性影响。
此外，晶圆尺寸的升级也是降本与扩产的关键瓶颈。目前SiC晶圆的主流产线仍停留在6英寸，而Wolfspeed的8英寸线尚在扩产之中，需要大量时间。晶圆尺寸越大，单片产出的芯片数量越多——以5×5mm的Die尺寸计算，8英寸晶圆可产出1033颗Die，而12英寸可产出2461颗。SiC晶圆厂若无法快速扩至8英寸，供货不足与降本滞后的局面就难以改观。
器件工艺：从平面栅到沟槽栅的演进挑战
在SiC MOSFET的器件结构上，行业正经历从平面栅（DMOS）向沟槽栅（UMOS）的技术演进。沟槽结构能显著降低导通电阻——以罗姆（Rohm）的数据为例，1200V等级的比导通电阻从平面结构的8.2mΩ·cm²降至沟槽结构的4.1mΩ·cm²，650V等级则从6.5mΩ·cm²降至3.1mΩ·cm²。然而，沟槽型结构的缺点在于可靠性：刻蚀沟槽会使栅极氧化层变得脆弱，能否满足车规级要求，仍取决于工艺的成熟度。
目前，Cree、意法半导体与安森美（ON）的产品以平面型为主，而罗姆与英飞凌（IFX）则采用沟槽型结构。英飞凌虽声称其结构设计与其他厂商不同并完成了多项可靠性测试，但在碳化硅领域尚属后来者，且SiC封装的难度远大于IGBT，最终仍需参考车厂的验证结果。这一技术路线的分化，使得各厂商在器件设计上各有侧重，但无论选择哪条路线，衬底和外延的品质始终是器件性能的天花板。
封装与系统：被低估的第三重壁垒
除衬底与器件工艺外，SiC的封装同样是不可忽视的壁垒。为充分发挥碳化硅的高频、高温性能，传统IGBT的封装设计并不适用，必须重新设计。特斯拉为此自研了TPAK（Tesla Pack）封装，该模块不仅可接入SiC MOSFET裸芯片，也可兼容IGBT芯片，甚至为未来车规级氮化镓芯片预留了空间。特斯拉一般对裸芯片进行外采，并已将这些封装设计开放给其他海外大厂，实现了多供应商供货的格局。国内碳化硅模块出货量较高的比亚迪，实际也是采购意法半导体或博世（Bosch）的晶片后再自行封装；斯达则采购Cree的晶片进行封装。可见，即便拥有封装能力，核心芯片与衬底仍高度依赖外部供应。
常见问题
SiC衬底的技术壁垒主要体现在哪些环节？
主要体现在长晶环节的物理气相传输法工艺控制、良率爬坡周期以及外延层的缺陷控制。衬底晶体生长速度慢、工艺窗口窄，任何参数波动都会影响晶体质量，而良率提升需要长期工艺积累，难以靠资本投入短期突破。
为什么意法半导体有器件设计能力，却仍要依赖Wolfspeed的衬底？
因为SiC器件的性能上限在相当程度上由衬底品质决定，而衬底制备与器件设计属于完全不同的技术领域。意法在器件结构和封装设计上有优势，但衬底的长晶良率与规模化产能掌握在Wolfspeed等专业衬底厂商手中，短期内难以替代。
国内厂商在SiC产业链中处于什么位置？
国内厂商目前在碳化硅领域主要集中在二极管等相对成熟的产品上，竞争激烈已成红海；而工艺要求更高的SiC MOSFET管则因技术水平尚未到位而难以量产，属于蓝海市场。谁能率先突破MOS管工艺，谁就有机会抢占这一增量市场。